實體驗證工程師[] / []

職業心智圖
IC設計公司實體驗證工程師
實體驗證工程師_職業心智圖

實體驗證工程師 (半導體｜IC設計｜後端設計部)  實體驗證工程師(Physical Verification Engineer)在IC設計公司中負責驗證設計在實體層級上的正確性與可行性。這個職位的核心在於保證IC的實體設計符合電氣特性、製程規範與時序要求，並在設計完成前找出可能造成晶片功能錯誤或製造缺陷的問題。實體驗證工程師必須具備數位電路與半導體製程的知識，熟悉EDA工具操作，並具備高精確的邏輯分析能力，以確保設計能順利Tape-out。實體驗證工程師的主要職責簡單說明如下：

  • DRC/LVS檢查與修正：負責設計規則檢查(DRC：Design Rule Check)與電路等效性檢查(LVS：Layout Versus Schematic)，確保IC符合製程廠商的設計規範與原始電路邏輯的一致性。發現問題時，則需與APR工程師合作修正，避免Tape-out失敗。
  • 訊號完整性分析：執行訊號完整性與串擾(crosstalk)模擬，確保晶片在高速訊號傳輸下不會產生干擾或訊號錯誤，並於必要時提出實體設計修改建議。

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日常工時比重
   藍色   DRC/LVS檢查與Debug(35%)
紅色   靜態時序分析(20%)
橘色   功耗與訊號完整性分析(15%)
綠色   Tape-out前完整簽核(10%)
紫色   流程與工具維護(10%)
靛色   跨部門溝通與技術支援(10%)

績效評核

設計準確性與時程控制(70%)：實體驗證工程師必須在Tape-out時程內完成所有驗證工作，並確保設計在DRC、LVS、ANT、ERC等檢查中皆通過，降低Tape-out風險。

設計品質與問題解決能力(15%)：驗證過程中能主動找出潛在問題，並與相關設計工程師協同解決，以提升設計品質與成功率。

團隊協作與知識整合(15%)：能有效與設計、後端、製程工程部門合作，並參與內部設計規範與流程的優化，以提升整體團隊效率。

工作內容

DRC/LVS檢查與Debug(35%)：進行IC Layout規則檢查與邏輯對應檢查，確認設計能符合Tape-out要求，發現錯誤時進行分析與修正。

靜態時序分析(20%)：使用Primetime或等效工具進行STA時序分析，評估設計在最差情況下是否符合時序條件，並協助做調整。

功耗與訊號完整性分析(15%)：模擬IC功耗與訊號完整性，協助優化clock tree、降低功耗與噪聲，確保設計的可靠性。

Tape-out前完整簽核(10%)：準備Tape-out簽核報告，整合驗證結果並與設計團隊進行設計審查，確認各項檢查皆通過。

流程與工具維護(10%)：協助建立與維護DRC/LVS/STA等自動化流程腳本，提升設計的驗證效率。

跨部門溝通與技術支援(10%)：與前端設計、製程工程師協同合作，提供實體驗證的相關技術支援與建議。

崗位關係

上層：實體驗證工程師的上級主管通常是後端設計部經理或實體設計資深主管，主管負責安排整體實體設計與驗證時程，提供技術指導，並監督Tape-out品質。

同儕：實體驗證工程師必須與其他部門的工程師協同合作，才能完成職務目標。日常工作中較常互動的同儕簡單說明如下：

  • APR工程師：當驗證有問題時，實體驗證工程師必須協同APR工程師進行佈局規劃與修改，根據驗證結果調整設計。
  • 時序分析工程師：當驗證有問題時，共同進行STA分析，調整設計以符合時序限制。
  • IC製造工程師：確認設計是否符合製程限制，並協助Debug製造的相關問題。

外部：實體驗證工程師較常接觸的公司外部人員主要說明如下：

  • EDA工具供應商：供應商會在Debug工具錯誤時提供協助，並協助提升分析效率。
  • 晶圓代工廠技術人員：代工廠會提供製程設計規範與Layout審查回饋，以協助完成任務。

任職要求

教育程度／經驗

  • 學歷：大學或研究所畢業，電子工程、電機工程、半導體工程相關科系。
  • 經驗：具備1至3年以上IC實體驗證經驗尤佳，有完整Tape-out經驗者優先。

特別知識與技能

  • 熟悉EDA工具操作：如Calibre、IC Validator、Primetime、RedHawk等。
  • 具備製程與佈局知識：了解TSMC等主流製程技術規範。
  • 邏輯思考與Debug能力：能獨立追查錯誤訊息並與設計同儕協作處理。

與職務相關的學校修課 (課程名稱：重要性 5>4>3>2>1)

  • IC實體設計(5). 電子電路學(5). 半導體製程(4). 時序分析與設計(4). VLSI系統設計(3)

工時薪水

薪資展望：新進工程師起薪約為5萬至6萬之間，具2年以上Tape-out經驗者可達7萬至9萬，資深工程師可達10萬以上。

平均工時：每週約45至55小時，Tape-out前與時序收斂階段可能必須加班。

職涯發展：實體驗證工程師可晉升為資深工程師，或轉任EDA工具開發、製程支援等領域。具備領導與流程優化者可進一步擔任部門主管或跨部門協調角色。

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